Some Optimizations of Hardware Multiplication by Constant Matrices

International audienceThis paper presents some improvements on the optimization of hardware multiplication by constant matrices. We focus on the automatic generation of circuits that involve constant matrix multiplication, i.e. multiplication of a vector by a constant matrix. The proposed method, based on number recoding and dedicated common sub-expression factorization algorithms was implemented in a VHDL generator. Our algorithms and generator have been extended to the case of some digital filters based on multiplication by a constant matrix and delay operations. The obtained results on several applications have been implemented on FPGAs and compared to previous solutions. Up to 40% area and speed savings are achieved

On digit-recurrence division algorithms for self-timed circuits

The optimization of algorithms for self-timed or asynchronous circuits requires specific solutions. Due to the variable-time capabilities of asynchronous circuits, the average computation time should be optimized and not only the worst case of the signal propagation. If efficient algorithms and implementations are known for asynchronous addition and multiplication, only straightforward algorithms have been studied for division. This paper compares several digit-recurrence division algorithms (speed, area and circuit activity for estimating the power consumption). The comparison is based on simulations of the different operators described at the gate level. This work shows that the best solutions for asynchronous circuits are quite different from those used in synchronous circuits

Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA

Cet article présente une méthode de génération automatique d'opérateurs arithmétiques matériels pour des calculs basés sur des multiplications par des constantes et des additions. A partir d'un recodage des nombres et d'algorithmes particuliers de recherche de sous-expressions communes, on arrive à diminuer sensiblement la surface des opérateurs réalisés. Cette méthode à été implantée dans un générateur de code VHDL et testée dans le cas de l'IDCT sur des FPGA de la famille Virtex de Xilinx. Sur cette application particulière, on note un facteur de 5,8 sur l'amélioration du produit

Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA

Cet article présente une méthode de génération automatique d'opérateurs arithmétiques matériels pour des calculs basés sur des multiplications par des constantes et des additions. A partir d'un recodage des nombres et d'algorithmes particuliers de recherche de sous-expressions communes, on arrive à diminuer sensiblement la surface des opérateurs réalisés. Cette méthode à été implantée dans un générateur de code VHDL et testée dans le cas de l'IDCT sur des FPGA de la famille Virtex de Xilinx. Sur cette application particulière, on note un facteur de 5,8 sur l'amélioration du produit

On digit-recurrence division algorithms for self-timed circuits

Theme 2 - Genie logiciel et calcul symbolique - Projet ArenaireAvailable from INIST (FR), Document Supply Service, under shelf-number : 14802 E, issue : a.2001 n.4221 / INIST-CNRS - Institut de l'Information Scientifique et TechniqueSIGLEFRFranc

On digit-recurrence division algorithms for self-timed circuits

SIGLEAvailable from INIST (FR), Document Supply Service, under shelf-number : RP 15848 / INIST-CNRS - Institut de l'Information Scientifique et TechniqueFRFranc